Estimados,
Estoy realizando una placa de captura de alta velocidad (200 mhz) con un ADC08200 y un FPGA.
El ADC: http://www.ti.com/lit/ds/symlink/adc08200.pdf
El FPGA: http://www.waveshare.com/product/fpga-tools/altera/core/coreep3c16.htm
Como ven, el fpga esta en un "modulo" con pin headers de 2mm pitch.
El PCB "motherboard" lo estoy haciendo de tal manera que casi todo queda debajo del core para acortar los trazos lo mas posible.
Para las DRAM estoy realizando el PCB de acuerdo a las especificaciones JEDEC, con sus terminadores, etc.
Mi duda es con respecto al ADC: En el datasheet dice:
Lo que traducido y resumido es: Si la capacitancia del bus es mayor a 5 pF seria recomedable implementar un buffer como el 74AF541, ademas, agregar resistores en serie beneficia la performance dinamica.
En mi caso, la distancia entre los pines de salida del ADC y el pin de entrada del FPGA no supera los 3-4 cms, con el inconveniente que por la mitad aproximadamente, pasan por el conector pin header.
- Para implementar como buffer, dispongo de unos 74LC245 pero ponerlos me preocupa ya que su TPd tipico es de 3.8ns a 3.3v pero su maximo es de 6.3ns http://pdf1.alldatasheet.com/datasheet-pdf/view/28552/TI/LC245A.html
Con esto, me preocupa que por mejorar la señal la termine empeorando.
- Por otro lado, podria no implementar buffer y solamente poner resistores en serie justo antes del conector (tal cual las memorias dimm pero al reves).
- O simplemente conectar directo y ver que pasa.
¿Tendrian algun consejo sobre que hacer?
Lo mismo para el clock: Inicialmente puse simplemente un resistor serie justo antes de entrar al pin del ADC para evitar reflexiones pero estaba jugando con la idea de poner otro buffer de estos para mejorar la señal de clock. Mi duda es que quiza la deforme en realidad debido al TPd
Estoy realizando una placa de captura de alta velocidad (200 mhz) con un ADC08200 y un FPGA.
El ADC: http://www.ti.com/lit/ds/symlink/adc08200.pdf
El FPGA: http://www.waveshare.com/product/fpga-tools/altera/core/coreep3c16.htm
Como ven, el fpga esta en un "modulo" con pin headers de 2mm pitch.
El PCB "motherboard" lo estoy haciendo de tal manera que casi todo queda debajo del core para acortar los trazos lo mas posible.
Para las DRAM estoy realizando el PCB de acuerdo a las especificaciones JEDEC, con sus terminadores, etc.
Mi duda es con respecto al ADC: En el datasheet dice:
The more capacitance the output drivers must charge for each conversion, the more instantaneous digital current is required from VDR and DR GND. These large charging current spikes can couple into the analog section, degrading dynamic performance. Buffering the digital data outputs (with a 74AF541, for example) may be necessary if the data bus capacitance exceeds 5 pF. Dynamic performance can also be improved by adding 47Ω to 56Ω series resistors at each digital output, reducing the energy coupled back into the converter input pins.
Lo que traducido y resumido es: Si la capacitancia del bus es mayor a 5 pF seria recomedable implementar un buffer como el 74AF541, ademas, agregar resistores en serie beneficia la performance dinamica.
En mi caso, la distancia entre los pines de salida del ADC y el pin de entrada del FPGA no supera los 3-4 cms, con el inconveniente que por la mitad aproximadamente, pasan por el conector pin header.
- Para implementar como buffer, dispongo de unos 74LC245 pero ponerlos me preocupa ya que su TPd tipico es de 3.8ns a 3.3v pero su maximo es de 6.3ns http://pdf1.alldatasheet.com/datasheet-pdf/view/28552/TI/LC245A.html
Con esto, me preocupa que por mejorar la señal la termine empeorando.
- Por otro lado, podria no implementar buffer y solamente poner resistores en serie justo antes del conector (tal cual las memorias dimm pero al reves).
- O simplemente conectar directo y ver que pasa.
¿Tendrian algun consejo sobre que hacer?
Lo mismo para el clock: Inicialmente puse simplemente un resistor serie justo antes de entrar al pin del ADC para evitar reflexiones pero estaba jugando con la idea de poner otro buffer de estos para mejorar la señal de clock. Mi duda es que quiza la deforme en realidad debido al TPd