# tabla de verdad Flip Flop J-K



## jotajulio (Dic 29, 2008)

Hola a todos, soy estudiante de ing en telecomunicacion y soy nuevo en el foro .

Tengo que hacerles una consulta ya que en una práctica de electrónica digital tuve un inconveniente con la tabla de verdad del FF JK.

Realicé el montaje del circuito con puertas NAND y los integrados eran el 74LS00 y 74LS10. Ahora les comento el problema: monté el circuito y comprobé los estados de SET, RESET y no cambio, pero cuando intentaba probar el estado de basculacion, es decir, las entradas J y K en alta no me hacia el cambio, repeti el montaje varias veces y tuve el mismo problema.

Le pregunte al profesor, reviso el montaje y me dijo que posiblemente eso ocurria porque las puertas de un integrado y otro son diferentes ya que unas son mas rápidas que otras. uds que piensan al respecto, alguna vez han tenido un problema como este?

Gracias por su atención y espero buenas respuestas


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## lalex (Dic 29, 2008)

J K Qn+1

00  Qn
01  0
10  1
11  Qn*



el * es negado, creo q era asi  espero q te sirva

fijate q en el foro ay un tema hablando sobre los ff jk


https://www.forosdeelectronica.com/tutoriales/flip-flops.htm



yo un dia arme un circuito, pero era diferente... tenia dos and a las entradas y no me acuerdo q mas...


si lo encuentro te aviso..



Saludos


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## Eduardo (Dic 29, 2008)

Si analizas el circuito con las compuertas, vas a ver que al pasar de J=K=1, Clk=0 (con Q=0 y /Q=1 por ej.) a J=K=Clk=1 el estado resultante es inestable --> Q y /Q cambian continuamente.
Si los retardos de las compuertas fueran *exactamente* iguales te quedaria oscilando indefinidamente a una frecuencia determinada principalmente por el retardo del conjunto (va a ser una frec. alta). Pero como nuestro mundo no tiene nada de ideal, lo que va a pasar en realidad es que va a haber una oscilacion corta terminando en Q=1 y *Q=1  (*Q es la salida del otro 7400, no el complemento de Q).  
Si analizas de vuelta el circuito con J=K=Clk=Q=*Q=1  vas a ver que este estado es estable.
Al volver Clk a cero, al no ser iguales las compuertas --> dominara una y siempre pasara a cero la misma.


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## jotajulio (Dic 29, 2008)

gracias por responder tan pronto 

la teoria del funcionamiento del flip flop la tengo clara, el inconveniente que tuve fue en la practica de laboratorio al momento de montar el circuito, ya que el estado de basculación(J=1, K=1) no me salio y el profesor me ha pedido buscarle la causa a ese problema.

espero mas respuestas y gracias de antemano


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## Eduardo (Dic 30, 2008)

jotajulio dijo:
			
		

> ... ya que el estado de basculación(J=1, K=1) no me salio y el profesor me ha pedido buscarle la causa a ese problema.


Es que no te sale ni te va a salir con *ese* circuito (con 7400 y 7410) porque con el reloj en '1' es inestable --> no podes probar la basculacion.

En los FF JK comerciales se evita este problema porque son sensibles al flanco descendente/ascendente del clock o al ciclo completo (durante el flanco ascendente del clock lee las entradas y durante el descendente actualiza las salidas).


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