LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_unsigned.ALL;
ENTITY Sumador IS
GENERIC(No: INTEGER :=4);
PORT(
A,B : in std_logic_vector(No-1 DOWNTO 0);
Cin : in std_logic;
S : out std_logic_vector(No-1 DOWNTO 0);
Cout: out std_logic;
Z,N: out std_logic
);
END Sumador;
ARCHITECTURE bits_4 OF Sumador IS
BEGIN
PROCESS (A, B, Cin)
VARIABLE suma: std_logic_vector(No DOWNTO 0);
BEGIN
suma := ('0' & A) + ('0' & B) + Cin;
S <= std_logic_vector (suma(No-1 DOWNTO 0));
Cout <= std_logic(suma(No));
N <= std_logic(suma(No-1));
IF std_logic_vector(suma(No-1 DOWNTO 0)) = 0
THEN z <= '1';
ELSE z <= '0';
END IF;
END PROCESS;
END bits_4;
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
entity contstop is
port (reloj,reset,stop: in std_logic;
hex3,hex2,hex1 : out bit_vector (6 downto 0));
end contstop;
architecture estructural of contstop is
subtype vector is bit_vector(6 downto 0);
function conversion(bcd: integer) return vector is
begin
case bcd is
when 0 => return "0000001";
when 1 => return "1001111";
when 2 => return "0010010";
when 3 => return "0000110";
when 4 => return "1001100";
when 5 => return "0100100";
when 6 => return "0100000";
when 7 => return "0001111";
when 8 => return "0000000";
when 9 => return "0000100";
when others => return "1111111";
end case;
end conversion;
begin
process (reloj,reset)
variable contador: integer:=546;
variable resultado3: integer;
variable resultado2: integer;
variable resultado1: integer;
variable resul: integer;
variable tiempo: integer;
begin
if (reset='1') then
contador:=546;
elsif(reloj='1' and reloj'event) then
if (tiempo=5000000) then
tiempo:=0;
contador:=(contador - 1);
resultado3:=(contador / 100);
resul:=(contador REM 100);
resultado2:=(resul / 10);
resultado1:=(resul REM 10);
else tiempo:=(tiempo + 1);
end if;
end if;
if (contador=0) then
contador:=546;
end if;
hex3<=conversion(resultado3);
hex2<=conversion(resultado2);
hex1<=conversion(resultado1);
end process;
end estructural;
CASE estado IS
WHEN activo =>
IF stop = ‘1’ THEN
--cambia de valor la bandera "estado"
estado <= detenido
ELSE
-- Gatilla el retraso para antirebotes ?
-- Proceso de la cuenta de tiempo
...
ENDIF
WHEN detenido =>
IF stop = ‘1’ THEN
--cambia de valor la bandera "estado"
estado <= activo
ELSE
-- No hace nada o hace otra cosa
-- Gatilla el retraso para antirebotes ?
ENDIF
END CASE:Respecto a la implementación de un "osciloscopio" digital, por la capacidad disponible que estoy viendo en algunos chips (1MB de RAM), me parece que dentro de la misma FPGA podría ir la memoria para captura de datos, los contadores para generar la dirección y los retardos.
Sólo quedaría afuera el conversor AD y el circuito de adaptación de la señal analógica, algunos botones, el GLCD, y el puerto para salir a la pc via LPT.
Por supuesto también el puerto para programación JTAG.
Lo que me parece complicado es la factura de las placas por el tema de las bolillas de contacto que tienen los chips de muchos pines.
¿ Van soldadas las bolillas o solo hacen contacto ?
Las de gran cantidad de contactos ¿ es necesario que las placas sean multicapa ?
Saludos
PD: Algunos enlaces que puse antes no andan porque el servidor está en mantenimiento. Calculo que en un par de días (?) lo restablecen.
Lo normal son más caras, depende claro del número de pines que vayas a usar... Por ejemplo en una tarjeta que tiene una FPGA de 672 pines tiene 10 ó 12 capas porque se usan la mayoría de ellos 
entity CONTA is
(mclk: in STD_LOGIC;
clr: in STD_LOGIC;
clk190: out STD_LOGIC;
d: out STD_LOGIC_VECTOR (6 downto 0);
an: out STD_LOGIC_VECTOR (3 downto 0));
end CONTA;
architecture Behavioral of CONTA is
signal q: STD_LOGIC_VECTOR (27 downto 0);
signal count: STD_LOGIC_VECTOR (3 downto 0);
signal clk48: STD_LOGIC;
signal a: STD_LOGIC_VECTOR (3 downto 0);
begin
--CONTA
process (mclk, clr)
begin
if clr = '1' then
q <= x "0000000";
else if mclk' event and mclk = '0' then
q <= q+1;
end if;
end process;
clk48 <= q(26); --.745 hz
clk190 <= q(27); --.255hz
process (clk48, clr)
begin
if clr = '1' then
count <= "0000";
else if clk48' event and clk48 = '0' then
if count = "1001" then
count <= "0000";
else
count <= count + 1;
end if;
end if;
end process;
a <= count;
an <= "0111";
process (a) begin
case a is
when "0000" => d <= "0000001";
when "0001" => d <= "1001111";
when "0010" => d <= "0010010";
when "0011" => d <= "0000110";
when "0100" => d <= "1001100";
when "0101" => d <= "0100100";
when "0110" => d <= "0100000";
when "0111" => d <= "0001111";
when "1000" => d <= "0000000";
when "1001" => d <= "0000100";
when others => d <= "1111001";
end case;
end process;
end Behavioral;aaaaaaaaaaaaaaaaaaaaaa
--Decodificador
library ieee;
use ieee.std_logic_1164.all;
entity deco is
port (a: in std_logic_vector(3 downto 0)
s: out std_logic_vector(6 downto 0))
end deco;
architecture deco1 of deco is
begin
process (a) begin
case a is
when "0000" => s <= "1111110";
when "0001" => s <= "0110000";
when "0010" => s <= "1101101";
when "0011" => s <= "0101011";
when "0100" => s <= "1011011";
when "0101" => s <= "1011111";
when "0110" => s <= "1110000";
when "0111" => s <= "1110000";
when "1000" => s <= "1111111";
when "1001" => s <= "1111011";
when others => s <= "1111110";
end case;
end process;
end deco1;architecture beh of control_pwm is
signal cnt : std_logic_vector(7 downto 0);
begin
process (clk, nrst)
begin
if nrst = '0' then
pwm_out <= '0';
cnt <= (others => '0');
elsif clk'event and clk = '1' then
cnt <= cnt + x"01";
if (cnt > control_pwm) then
pwm_out <= '0';
else
pwm_out <= '1';
end if;
end if;
end process;Y basándome en mi experiencia, que tampoco es mucha
