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Te copio lo que te respondí en el otro tema que creaste y te enviaron a moderacion:Hola muy buenas,
Soy seminuevo en este foro y en todo lo referente a FPGA's y programacion en vhdl y necesitaria un poquillo de ayuda referente a Xilinx.
Les cuento. Antes usaba el Xilinx 9.1 para programar en vhdl y simulaba gracias a un fichero test bench waveform. Me he instalado la version 12.1 y no me aparece como una opcion de fichero, con lo cual no puedo crearlo ni simular mi proyecto.
Tengo entendido que se puede crear un fichero llamado VHDL Testbench, donde mediante codigo puedes especificar los parametros de la simulacion. No se si lo tengo bien entendido, pero bueno, esta opcion no me gusta demasiado ya que prefiero poner mis señales de manera visual y senzilla con el test bench waveform tal como lo hacia antes.
Hay alguna manera de poder simular tal como lo hacia anteriormente con el Xilinx 12.1?
Les estaria muy agradecido por cualquier comentario de ayuda u opinion.
OtReM
ammmm, soy nuevo en esto, pero en si un fpga que es?, es como un microcontrolador?, se programa solo el chip en la tarjeta y se saca?, o es toda la tarjeta, no entiendo ?
ammmm, soy nuevo en esto, pero en si un fpga que es?, es como un microcontrolador?, se programa solo el chip en la tarjeta y se saca?, o es toda la tarjeta, no entiendo ?
ibrary ieee;
use ieee.std_logic_1164.all;
entity mux2_1 is
port (
i:in std_logic_vector(1 downto 0);
selec:in std_logic;
f:out std_logic );
end mux2_1;
architecture simple of mux2_1 is --nombramos la arquitectura
begin
process(selec) --variable en proceso
begin
case selec is --ponemos el selector como el caso de las posibles valores a tomar
when'0'=> f<=i(0); --cuando el selecto es cero la salida es i(0)
--when'1'=> f<=i(1); --cuando el selector es uno lasalida es i(1)
when others=>f<='0';-- cuando no hay valor de seleccion la salida es cero
end case; -- terminamos el caso
end process; --terminamos el proceso
end simple; --terminamos la arquitectura